EPYC Venice da AMD é o primeiro chip de servidor em 2nm — 256 núcleos e 1,6 TB/s de largura de banda

A indústria de semicondutores cruzou um limite em 22 de julho. A AMD anunciou em seu evento Advancing AI 2026 que o EPYC Venice — a sexta geração de sua linha de CPUs para servidores, construída sobre a arquitetura Zen 6 — está entrando em produção em volume no processo de 2nm da TSMC. Nenhum chip de computação de alto desempenho foi fabricado em 2nm antes. Venice é o primeiro.

A configuração principal oferece 256 núcleos e 512 threads distribuídos por oito Core Complex Dies, cada um abrigando 32 núcleos Zen 6 — um aumento de 33% na densidade de núcleos em relação ao design anterior de CCD. A plataforma introduz um novo soquete SP7 com 16 canais de memória, elevando a largura de banda agregada para 1,6 TB/s, quase três vezes os 614 GB/s da geração anterior, Turin. PCIe Gen 6 a 64 Gbps e uma Infinity Fabric de quinta geração completam a pilha de interconexão.

O nó de 2nm da TSMC faz a transição de FinFET para transistores GAA (gate-all-around) nanosheet — uma mudança estrutural que a TSMC avalia como 10 a 15% mais desempenho na mesma potência, ou 25 a 30% menos potência com desempenho equivalente, além de 15% maior densidade de transistores. A própria AMD afirma uma melhoria de 70% na taxa de transferência de CPU em relação aos núcleos Zen 5 de Turin. Em cargas de inferência de IA, a AMD alega 2,2 vezes a taxa de transferência da plataforma concorrente Vera, da NVIDIA, no nível de 256 núcleos.

Venice chega em quatro linhas de produtos. O carro-chefe EPYC 9006 SP7 é a peça Agentic AI de 256 núcleos com boost de 5 GHz e 128 lanes PCIe Gen6. O EPYC 9006X SP7 atinge no máximo 96 núcleos, mas opera a 5,15 GHz com três vezes mais cache L3 por núcleo — voltado para cargas de HPC e simulação onde a latência importa mais do que o paralelismo bruto. Uma linha SP8 cobre implantações de borda e com restrições de energia, com 8 a 128 núcleos. Um quarto SKU, o EPYC 9006 LP Verano, traz memória LPDDR5X e largura de banda CPU-para-GPU de 112 Gbps para chassi de IA em escala de rack.

O cache L3 total no SKU principal chega a 1.152 MB de 3D V-Cache — um número que se torna relevante para camadas de modelos de IA que podem ser mantidas no chip em vez de retornar à DRAM. A AMD não divulgou preços para nenhuma variante do Venice. Provedores de nuvem e OEMs devem anunciar janelas de disponibilidade de forma independente, com vários grandes hyperscalers já confirmados como clientes iniciais.

O contexto competitivo importa. A próxima geração Granite Rapids-D da Intel ainda está no Intel 18A, que continua a meses de um rendimento de volume na escala necessária para um produto como este. A mudança da NVIDIA em direção ao seu próprio silício de CPU com Vera e Grace significa que a fabricante de GPUs agora também é concorrente direta no soquete de CPU. Venice chega antes que qualquer uma das alternativas atinja escala de produção comparável, o que historicamente se traduz em taxas de vitória em ciclos de compra de nuvem que se estendem de 12 a 18 meses.

Para operadores de cargas de trabalho de IA, o número de largura de banda de memória é o mais imediatamente relevante. Treinamento e inferência em escala são operações primariamente limitadas por largura de banda, e dobrar a largura de banda efetiva por nó de rack altera a matemática de custo por token de forma mensurável. Operadores de nuvem que vinham mantendo grandes reservas de GPU em parte para compensar gargalos de CPU agora têm um caminho alternativo. Essa aritmética se resolverá ao longo das próximas duas temporadas de aquisição.

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