IBM provou que seu chip de 0,7 nm funciona. A fábrica para produzi-lo ainda não existe

O laboratório de pesquisa da IBM em Albany, Nova York, construiu um chip funcional a 0,7 nanômetros, abaixo do limite de 1 nm que muitos engenheiros achavam que levaria uma década para ser atingido. O chip integra quase 100 bilhões de transistores numa área do tamanho de uma unha. A demonstração laboratorial é real. A produção comercial em escala está a pelo menos cinco anos de distância.

A arquitetura se chama nanostack e funciona organizando transistores em dois níveis verticais em vez de uma camada plana única. Cada nível tem três nanofolhas de 15 átomos de espessura, desalinhadas entre si para simplificar o roteamento das conexões elétricas entre as camadas e reduzir a taxa de defeitos que tornaria o design impraticável em escala. O processo 2nm da TSMC, o padrão comercial mais avançado em produção em massa este ano, usa um design plano de nível único. A IBM adicionou um segundo andar.

A diferença de desempenho em relação ao chip 2nm da IBM de 2021 é significativa: 50% mais poder de computação com o mesmo consumo de energia, ou 70% mais eficiência energética para a mesma carga de trabalho. A densidade SRAM melhora 40%. Para operadores de data centers de inteligência artificial, que coletivamente gastaram cerca de US$ 300 bilhões em infraestrutura de computação em 2025, esses 70% de eficiência não são um número abstrato. Mudariam a economia da construção de data centers, reduziriam as contas de energia que agora são o custo operacional dominante da inferência de IA e diminuiriam o footprint de infraestrutura que países estão sendo solicitados a construir.

A IBM colaborou com Lam Research, Tokyo Electron, SCREEN e ASML nas ferramentas de processo necessárias para a fabricação nanostack. Nenhuma dessas empresas anunciou um cronograma de produção. O roadmap da própria IBM projeta adoção comercial em no mínimo cinco anos; a análise do MIT Technology Review, com os mesmos dados, aponta dez anos para implantação generalizada. As razões para essa lacuna são de engenharia. Empilhar transistores verticalmente multiplica os modos de falha, e o orçamento térmico é estreito: tudo no processo de construção do segundo nível deve permanecer abaixo de 400°C, porque temperaturas mais altas degradam as conexões já construídas no primeiro nível. Em escala de pesquisa isso é gerenciável. Com dez bilhões de transistores por chip e bilhões de chips por ano, é a restrição que determina se um resultado laboratorial se torna um produto comercial.

O que o nanostack estabelece é que a densidade de transistores ainda pode dobrar. A pergunta que circulou na indústria de semicondutores por anos — se a Lei de Moore havia chegado a uma parede física — tem uma resposta: ainda não. O caminho à frente é vertical. O roadmap de semicondutores da IBM projeta pelo menos uma década de escalonamento adicional usando arquiteturas baseadas em nanostack. Os primeiros chips comerciais com essa densidade são esperados não antes de 2031.

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